Verilogpp

故事是這樣子的，在實作硬體的時候，verilog 大多是第一選擇（至少在亞洲區跟美洲區是這樣，VHDL那是另一個故事了）， 而 verilog 作為古老的硬體設計語言，從各角度上來看都不足以稱為一款足夠現代的語言，整體的撰寫邏輯上仍然相當不抽象， 即便是細微的修改都可能導致大量的修正工作，即便透過 SystemVerilog 引入些許改進， 受限於開發工具（特別是開源相關的工具）與標準的匱乏，許多有用的功能仍然相當受限。

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