Yodalee’s Note

故事是這樣子的，早年我寫 verilog 文章 的時候， 以及直到最近如果我要做簡單的模擬，都是用 iverilog 當例子，但卻有以下兩點致命傷：

1. 效能不佳，近年改成編譯式後聽說有顯著加速，但我相信比起 verilator 和商用軟體還是慢上一截
2. 不支援 systermverilog 與 VHDL，這年頭寫純 verilog 真的是太痛苦了， 用 systemverilog 實作只用 iverilog 則無法模擬

故事是這個樣子的，去年 Steam 的冬特，除了等待已久的 Factorio Space Age ， 另外一口氣就把這幾年台灣比較有名的遊戲都買齊了，包括 九日 、廖添丁跟活俠傳。大概從一月下旬玩到三月上旬，一般模式總遊戲時間 48h22m 破關，這篇就來寫寫相關心得。

講完了 design constraint，這篇就要來介紹晶片下線時合成的龍頭老大 - Synopsys 的 Design Compiler 啦。
其實要寫這篇我是有點猶豫的啦，畢竟 Design Compiler 身為龍頭老大哪缺我這一篇介紹， Cadence 也是有對應的下線工具 Genus，但就…我也只會 Design Compiler，如果 Cadence 願意贊助我上課的話我倒是願意幫忙寫一篇(欸。

故事是這樣子的，在實作硬體的時候，verilog 大多是第一選擇（至少在亞洲區跟美洲區是這樣，VHDL那是另一個故事了）， 而 verilog 作為古老的硬體設計語言，從各角度上來看都不足以稱為一款足夠現代的語言，整體的撰寫邏輯上仍然相當不抽象， 即便是細微的修改都可能導致大量的修正工作，即便透過 SystemVerilog 引入些許改進， 受限於開發工具（特別是開源相關的工具）與標準的匱乏，許多有用的功能仍然相當受限。

故事是這樣子的， 很早以前我寫過一篇介紹 python ctypes 的文章，已經是 7 年前的文章了， 大約在去年左右，曾經發現一個生猛的用法但那時沒記下來，最近又用到了結果又要花時間找設定，這篇就再次記錄一下。

在寫完 verilog 之後會進到一個有點複雜不是很好懂的主題，也就是要討論電路的合成 synthesis 在幹嘛。
如果用軟體來比喻的話，合成做的事情就像軟體的 Compiler，軟體寫高階語言，透過 compiler 轉換成 Assembly 與機械碼。
硬體同樣是寫高階語言如 VHDL/Verilog（呃是的，他們算高階語言），透過 synthesis tool 轉換成 gate-level design。 除非你是研究 standard library 的，不然應該沒有多少人自己寫過加法器與乘法器吧？

談到 APR 之前，我們先來說一下晶片內部的物理架構，pad、鎊線、memory、power ring、power strip 等， 讓大家對平常看到的晶片有個認識，後面實際操作軟體的寫文章才好寫。

總評：

7/10

浪費時間
看看就好
值得一看
非看不可

接續我們上一篇的前言 ，今天我們就先來看看整個下線流程概述， 這篇文的目標是讓大家對下線流程有一定的了解，後面的文章才好懂。
本來計劃是前言打完就趕快發這篇，但我想在 11 月下線的晶片回來，確定下線成功符合當初設計再來繼寫後面的文， 這樣底氣才夠講話才能大聲……沒錯一定是這樣，絕對不是我下班之後回家都在耍廢的關係。