Yodalee’s Note

故事是這樣的，在龐大的硬體產業裡，沒有一家公司能獨立打造一顆晶片，即便是 Nvidia, AMD 這樣 Tier-1 的公司，也有許多的設計是來自授權的 IP（Intellectual Property）。
現代的晶片就像是堆 IP 積木一樣，每塊積木後面可能都是無數工程師的心血結晶，以及耗費鉅資驗證與最佳化的結果。

故事是這樣子的，最近讀了一些商業相關的書，發現在經營上應該更有策略一些，加上觀察到強者我同學 ShingLyu 的 blog 在單月瀏覽人次上整整比小弟多了 8 dB 左右，顯見英文內容和中文內容的引流能力還是天差地遠。
有了這樣的結論，提供英文內容似乎就是大草原不可避的了，那麼要怎麼把我的 blog 快速轉成英文內容呢？

首先我必須說，台灣書商都會下一些比較聳動的標題，就像這本供應鏈戰爭跟副標的戰略價值。
事實上你看原文 Material World: A Substantial Story of Our Past and Future， 其實指的是內文作者發明的用詞 原料世界或者是物質世界，副標也只是人類的過去與未來的故事，壓根沒想到戰爭與戰略。

在現代晶片設計中，隨著晶片功能越來越複雜、邏輯閘數量動輒上億，如何確保晶片在製造後能夠正確運作，成為一項極具挑戰性的課題。 經過 design compiler、INNOVUS 等 EDA 軟體的努力，設計的時序本身沒有錯誤，製程的變異也可能導致晶片出現缺陷。
因此，我們需要一套有效的方法，在晶片出廠前對內部進行全面測試，這就是 DFT（Design for Testability） 出場的時機了。

上一篇我們看了 Design Compiler 的使用，把我們的電路合成為邏輯閘，下一步看是先送 LEC 或是做 post-synthesis simulation，再來就要進到重頭戲用 APR 來畫 Layout 了， 在 APR 之前，我們先用單獨一篇文來看看 APR 前要準備的東西。

故事是這個樣子的，說到 Linux 作業系統，現下市佔率最高的當然是 Ubuntu 了，無論從體驗、安裝的難易度、 參考文件、社群支援、更新穩定性來看，ubuntu 都是 Linux 的首選。
但是如果你是做硬體的，上面這段話就不適用了，由於商用作業系統的支援，大多數的 EDA 軟體選擇的都是 RedHat 系列的， 包括 RedHat Enterprise Linux (RHEL) 或是開源版本的 CentOS。

故事是這樣子的，早年我寫 verilog 文章 的時候， 以及直到最近如果我要做簡單的模擬，都是用 iverilog 當例子，但卻有以下兩點致命傷：

1. 效能不佳，近年改成編譯式後聽說有顯著加速，但我相信比起 verilator 和商用軟體還是慢上一截
2. 不支援 systermverilog 與 VHDL，這年頭寫純 verilog 真的是太痛苦了， 用 systemverilog 實作只用 iverilog 則無法模擬

故事是這個樣子的，去年 Steam 的冬特，除了等待已久的 Factorio Space Age ， 另外一口氣就把這幾年台灣比較有名的遊戲都買齊了，包括 九日 、廖添丁跟活俠傳。大概從一月下旬玩到三月上旬，一般模式總遊戲時間 48h22m 破關，這篇就來寫寫相關心得。