Yodalee’s Note

在寫完 verilog 之後會進到一個有點複雜不是很好懂的主題，也就是要討論電路的合成 synthesis 在幹嘛。
如果用軟體來比喻的話，合成做的事情就像軟體的 Compiler，軟體寫高階語言，透過 compiler 轉換成 Assembly 與機械碼。
硬體同樣是寫高階語言如 VHDL/Verilog（呃是的，他們算高階語言），透過 synthesis tool 轉換成 gate-level design。 除非你是研究 standard library 的，不然應該沒有多少人自己寫過加法器與乘法器吧？

談到 APR 之前，我們先來說一下晶片內部的物理架構，pad、鎊線、memory、power ring、power strip 等， 讓大家對平常看到的晶片有個認識，後面實際操作軟體的寫文章才好寫。

總評：

7/10

浪費時間
看看就好
值得一看
非看不可

接續我們上一篇的前言 ，今天我們就先來看看整個下線流程概述， 這篇文的目標是讓大家對下線流程有一定的了解，後面的文章才好懂。
本來計劃是前言打完就趕快發這篇，但我想在 11 月下線的晶片回來，確定下線成功符合當初設計再來繼寫後面的文， 這樣底氣才夠講話才能大聲……沒錯一定是這樣，絕對不是我下班之後回家都在耍廢的關係。

故事是這樣子的，最近工作之餘頻繁地遇到 NTT 這個東西，但這個東西不是很好懂，所以想說來筆記一下， 順便用一個簡單的例子來說明 NTT/INTT 的流程與結果。

簡而言之呢，NTT 就是 Nippon Telegraph and Telephone 日本電信電話…欸不是這個 NTT ，這邊要講的是 number-theoretic transform，中文是翻數論轉換。
可以把它看成離散傅立葉轉換 DFT 的一個通用的形式，把一個數或一個多項式分解成多個選定的因子的向量； 反向的 Inverse NTT 則可以反過來從分解開來的向量再轉回去本來的元素。
為什麼要用 NTT 呢？
就像傅立葉轉換把時域的訊號轉到頻域上，讓時域的 convolution 轉成頻域直接相乘； 本來 Finite field 的 convolution ，在 NTT 轉換後可以變直接乘，對整數或多項式的乘法來說很有用。

故事是這樣子的，在睽違多年之後，最近又回頭去摸了數位電路設計與 tapeout，一個我已經疏遠許久的領域，在 11/13 的時候， 以壓線之姿送出人生第一顆數位電路晶片，寫這篇序文用來記錄未來相關的發文。

故事是這樣子的，自從四年前寫了第一次教召就上手 ， 依照兩年一召的頻率，隨後在 2021 年六月本來要二召，但因為武漢肺炎本島爆發就全部取消，但該來的逃不過， 今年第三召，因為跟第一次召訓的差別有點大，值得再寫一篇來討論。

這次開發 RSA 256 ，整體來說我覺得比 2010 年那時候順多了。
2010 年因為第一次接觸 verilog 和 FPGA，在兩個月內要衝出 RSA 256，自然也不會懂什麼 valid/ready， 現在回去看介面都是用 start 配 ready，相當於只有 i_valid 跟 o_valid，除此之外都是簡單暴力的狀態機， 放一下那時候報告畫的 state diagram 給大家笑一下，根本大雜燴什麼都攪在一起。

上一回設定好 testbench 之後，終於可以來寫 verilog 了，這回就來看看我們怎麼用我們這套 Testbench， 搭配 verilog 的 pipeline 設計來實作 RSA256。