數位電路之後，verilog系列文3：寫一個module
在上一篇裡面，我們談過了verilog 三大塊的寫法，以及常見的verilog錯誤，那現在就來看看，一個verilog module的構成，
其實一個module，就好像在寫一個完整的電路，有哪些input, output，要有多少個register，之間的接線，甚至要包住其他的module，是一塊很完整的block。
數位電路之後，verilog系列文2：常見的 verilog 譔寫錯誤
感謝鄭為中大神的提醒，要寫這篇verilog常見錯誤文，也感謝鄭為中大神對我 verilog 觀念的澄清：)
譔寫verilog最常見的錯誤，當然就是syntax error……= =
當然這裡不討論這些，雖然他們很常出現，像忘了加分號、拼錯字之類的，我們延續上一篇對verilog結構的討論，再來看看，寫得不好的verilog code會造成怎麼樣硬體上的後果，與上一篇結構問題相同，需要轉成硬體的結果造成這個verilog獨有的錯誤。
數位電路之後，verilog 系列文1：談談 verilog 三大塊的架構
常說「寫verilog一定要有硬體的思維」，這是因為verilog，亦或VHDL的用意，最終都是要轉成硬體上的 register 和 combination circuit， 我自己的寫verilog比較不像在寫一般的程式語言，可以宣告各個變數、作運算，然後輸出結果； verilog會不斷宣告module、register跟combinational circuit與其中的接線，結合成一個完整的電路。
...bypass與測試線小技巧
無論是放大器、主動混頻器還是振盪器，都需要外加電線才能運作 這時候我們就面臨到一個問題： 當你接一個DC的電線到電源，這段線的長度非常長 即便DC電源是個理想的ground，經過這麼長的線，各頻率的阻抗會散開到smith chart的整個圓周上。
因此需要有方法在DC的位置創造一個理想的 ground 方法很簡單，用並聯的電容即可，並聯的電容對RF信號來說，
就像直接short到ground一樣。
也可以說，電容會隨信號充放電，達到穩定的效果，對於愈高頻的電路，電容就要愈小。
影評：鐘點戰 InTime
總評：
1/10
浪費時間
看看就好
值得一看
非看不可
scanf整理
最近寫了很多檔案處理的程式，涉及許多字串中，包含數字符號、跳行的內容，不斷的看許多scanf的相關文件，把它整理在這裡，供大家參考。
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