數位電路使用 VCS 模擬
故事是這樣子的,早年我寫 verilog 文章 的時候, 以及直到最近如果我要做簡單的模擬,都是用 iverilog 當例子,但卻有以下兩點致命傷:
- 效能不佳,近年改成編譯式後聽說有顯著加速,但我相信比起 verilator 和商用軟體還是慢上一截
- 不支援 systermverilog 與 VHDL,這年頭寫純 verilog 真的是太痛苦了, 用 systemverilog 實作只用 iverilog 則無法模擬
故事是這樣子的,早年我寫 verilog 文章 的時候, 以及直到最近如果我要做簡單的模擬,都是用 iverilog 當例子,但卻有以下兩點致命傷: