數位電路設計系列 - Signoff
故事是這樣子的，無論是數位、類比還是微波電路，在晶片的最後一步，都要進行所謂的 signoff 流程，進行最終的檢查看看設計有沒有問題等等。
...ICdesign
數位電路設計系列 - INNOVUS Place and Route
基本上下線的時候，要花時間操作的部分都是 floorplan 跟 powerplan，只要進到 placement 之後，就是按個按鍵，然後開始看動畫，看個段落回來看看它跑完了沒。
...數位電路設計系列 - INNOVUS PowerPlan
終於進到 Power Plan 了，這部分就像幫你的房子接電線，從供電的 pad 一路到最底層的 standard cell，總共要做好 Power Ring, Macro Ring, Power Stripe 與 Follow Pin。
...數位電路設計系列 - INNOVUS Floorplan
準備好下線材料之後，這篇就開始操作 INNOVUS 進行 layout 了。
其實這篇我是真的不確定要寫什麼，因為現在手邊沒有 INNOVUS
可以用，除非盜圖不然沒有螢幕截圖可以用，沒圖只講步驟會很像說明文件，所以這篇就一直擱著沒寫。
IEEE1735 簡介
在上篇講 Silicon IP 的文 我們稍微提到過 IEEE1735 ，不過後來我發現 IEEE1735 的原理可以講得更深入一些，主要是多解釋一些 IEEE1735 會對 HDL 檔案造成的影響。
...RC Extraction 設定
當你身處戰國時代，周遊列國就是必要技能
在先前的 design contraint 與 design compiler 時都有提過，在晶片中會檢查每條 path - 也就是每組 register 間的 Delay 都能符合 Timing Constraint，這項檢查是重中之重，如果 Timing Constraint 達不到，晶片就只能降規格執行。
...ECO cell 與 Spare Cell
這篇跟之前的 DFT 一樣，介紹一下 ECO 這個我還沒完全嘗試過的東西，我們在設計上要怎麼支援 ECO ，以及 Spare Cell 這個最常用在 Layout 上的 ECO 解決方案。
...1P3M 下要怎麼 layout
故事是這樣的，最近小弟在公司接了一個專案，使用的製程只有 3 層金屬，跟之前使用過的如 .18 有 5 層金屬、90 nm 有 9 層、40 nm 有 10 層（嚴格來說也只有九層）相差甚遠，也因此造成一堆 innovus layout 上的問題， 值得寫篇文好好記錄一下。
...數位電路：使用 IP
故事是這樣的，在龐大的硬體產業裡，沒有一家公司能獨立打造一顆晶片，即便是 Nvidia, AMD 這樣 Tier-1 的公司，也有許多的設計是來自授權的 IP（Intellectual Property）。
現代的晶片就像是堆 IP 積木一樣，每塊積木後面可能都是無數工程師的心血結晶，以及耗費鉅資驗證與最佳化的結果。
數位電路設計系列 - ScanChain 與他們的產地
在現代晶片設計中，隨著晶片功能越來越複雜、邏輯閘數量動輒上億，如何確保晶片在製造後能夠正確運作，成為一項極具挑戰性的課題。
經過 design compiler、INNOVUS 等 EDA 軟體的努力，設計的時序本身沒有錯誤，製程的變異也可能導致晶片出現缺陷。
因此，我們需要一套有效的方法，在晶片出廠前對內部進行全面測試，這就是 DFT（Design for Testability） 出場的時機了。