數位電路設計系列 - Signoff
故事是這樣子的，無論是數位、類比還是微波電路，在晶片的最後一步，都要進行所謂的 signoff 流程，進行最終的檢查看看設計有沒有問題等等。
...ICdesign
數位電路設計系列 - INNOVUS Place and Route
基本上下線的時候，要花時間操作的部分都是 floorplan 跟 powerplan，只要進到 placement 之後，就是按個按鍵，然後開始看動畫，看個段落回來看看它跑完了沒。
...數位電路設計系列 - INNOVUS PowerPlan
終於進到 Power Plan 了，這部分就像幫你的房子接電線，從供電的 pad 一路到最底層的 standard cell，總共要做好 Power Ring, Macro Ring, Power Stripe 與 Follow Pin。
...數位電路設計系列 - INNOVUS Floorplan
準備好下線材料之後，這篇就開始操作 INNOVUS 進行 layout 了。
其實這篇我是真的不確定要寫什麼，因為現在手邊沒有 INNOVUS
可以用，除非盜圖不然沒有螢幕截圖可以用，沒圖只講步驟會很像說明文件，所以這篇就一直擱著沒寫。
數位電路設計系列 - ScanChain 與他們的產地
在現代晶片設計中，隨著晶片功能越來越複雜、邏輯閘數量動輒上億，如何確保晶片在製造後能夠正確運作，成為一項極具挑戰性的課題。
經過 design compiler、INNOVUS 等 EDA 軟體的努力，設計的時序本身沒有錯誤，製程的變異也可能導致晶片出現缺陷。
因此，我們需要一套有效的方法，在晶片出廠前對內部進行全面測試，這就是 DFT（Design for Testability） 出場的時機了。
數位電路設計系列 - APR 前準備
上一篇我們看了 Design Compiler 的使用，把我們的電路合成為邏輯閘，下一步看是先送 LEC 或是做 post-synthesis simulation，再來就要進到重頭戲用 APR 來畫 Layout 了， 在 APR 之前，我們先用單獨一篇文來看看 APR 前要準備的東西。
...數位電路設計系列 - Design Compiler 在幹嘛
講完了 design constraint，這篇就要來介紹晶片下線時合成的龍頭老大 - Synopsys 的 Design Compiler 啦。
其實要寫這篇我是有點猶豫的啦，畢竟 Design Compiler 身為龍頭老大哪缺我這一篇介紹，
Cadence 也是有對應的下線工具 Genus，但就…我也只會 Design Compiler，如果 Cadence 願意贊助我上課的話我倒是願意幫忙寫一篇(欸。
數位電路設計系列 - Design Constraint 是什麼
在寫完 verilog 之後會進到一個有點複雜不是很好懂的主題，也就是要討論電路的合成 synthesis 在幹嘛。
如果用軟體來比喻的話，合成做的事情就像軟體的 Compiler，軟體寫高階語言，透過 compiler 轉換成 Assembly 與機械碼。
硬體同樣是寫高階語言如 VHDL/Verilog（呃是的，他們算高階語言），透過 synthesis tool 轉換成 gate-level design。
除非你是研究 standard library 的，不然應該沒有多少人自己寫過加法器與乘法器吧？
數位電路設計系列 - 晶片的物理架構
談到 APR 之前，我們先來說一下晶片內部的物理架構，pad、鎊線、memory、power ring、power strip 等， 讓大家對平常看到的晶片有個認識，後面實際操作軟體的寫文章才好寫。
...數位電路設計系列 - 下線流程概述
接續我們上一篇的前言
，今天我們就先來看看整個下線流程概述，
這篇文的目標是讓大家對下線流程有一定的了解，後面的文章才好懂。
本來計劃是前言打完就趕快發這篇，但我想在 11 月下線的晶片回來，確定下線成功符合當初設計再來繼寫後面的文，
這樣底氣才夠講話才能大聲……沒錯一定是這樣，絕對不是我下班之後回家都在耍廢的關係。