ECO cell 與 Spare Cell
這篇跟之前的 DFT 一樣，介紹一下 ECO 這個我還沒完全嘗試過的東西，我們在設計上要怎麼支援 ECO ，以及 Spare Cell 這個最常用在 Layout 上的 ECO 解決方案。
...ICdesign
1P3M 下要怎麼 layout
故事是這樣的，最近小弟在公司接了一個專案，使用的製程只有 3 層金屬，跟之前使用過的如 .18 有 5 層金屬、90 nm 有 9 層、40 nm 有 10 層（嚴格來說也只有九層）相差甚遠，也因此造成一堆 innovus layout 上的問題， 值得寫篇文好好記錄一下。
...數位電路：使用 IP
故事是這樣的，在龐大的硬體產業裡，沒有一家公司能獨立打造一顆晶片，即便是 Nvidia, AMD 這樣 Tier-1 的公司，也有許多的設計是來自授權的 IP（Intellectual Property）。
現代的晶片就像是堆 IP 積木一樣，每塊積木後面可能都是無數工程師的心血結晶，以及耗費鉅資驗證與最佳化的結果。
數位電路設計系列 - ScanChain 與他們的產地
在現代晶片設計中，隨著晶片功能越來越複雜、邏輯閘數量動輒上億，如何確保晶片在製造後能夠正確運作，成為一項極具挑戰性的課題。
經過 design compiler、INNOVUS 等 EDA 軟體的努力，設計的時序本身沒有錯誤，製程的變異也可能導致晶片出現缺陷。
因此，我們需要一套有效的方法，在晶片出廠前對內部進行全面測試，這就是 DFT（Design for Testability） 出場的時機了。
數位電路設計系列 - APR 前準備
上一篇我們看了 Design Compiler 的使用，把我們的電路合成為邏輯閘，下一步看是先送 LEC 或是做 post-synthesis simulation，再來就要進到重頭戲用 APR 來畫 Layout 了， 在 APR 之前，我們先用單獨一篇文來看看 APR 前要準備的東西。
...數位電路設計系列 - Design Compiler 在幹嘛
講完了 design constraint，這篇就要來介紹晶片下線時合成的龍頭老大 - Synopsys 的 Design Compiler 啦。
其實要寫這篇我是有點猶豫的啦，畢竟 Design Compiler 身為龍頭老大哪缺我這一篇介紹，
Cadence 也是有對應的下線工具 Genus，但就…我也只會 Design Compiler，如果 Cadence 願意贊助我上課的話我倒是願意幫忙寫一篇(欸。
數位電路設計系列 - Design Constraint 是什麼
在寫完 verilog 之後會進到一個有點複雜不是很好懂的主題，也就是要討論電路的合成 synthesis 在幹嘛。
如果用軟體來比喻的話，合成做的事情就像軟體的 Compiler，軟體寫高階語言，透過 compiler 轉換成 Assembly 與機械碼。
硬體同樣是寫高階語言如 VHDL/Verilog（呃是的，他們算高階語言），透過 synthesis tool 轉換成 gate-level design。
除非你是研究 standard library 的，不然應該沒有多少人自己寫過加法器與乘法器吧？
數位電路設計系列 - 晶片的物理架構
談到 APR 之前，我們先來說一下晶片內部的物理架構，pad、鎊線、memory、power ring、power strip 等， 讓大家對平常看到的晶片有個認識，後面實際操作軟體的寫文章才好寫。
...數位電路設計系列 - 下線流程概述
接續我們上一篇的前言
，今天我們就先來看看整個下線流程概述，
這篇文的目標是讓大家對下線流程有一定的了解，後面的文章才好懂。
本來計劃是前言打完就趕快發這篇，但我想在 11 月下線的晶片回來，確定下線成功符合當初設計再來繼寫後面的文，
這樣底氣才夠講話才能大聲……沒錯一定是這樣，絕對不是我下班之後回家都在耍廢的關係。
數位電路設計系列 - 前言
故事是這樣子的，在睽違多年之後，最近又回頭去摸了數位電路設計與 tapeout，一個我已經疏遠許久的領域，在 11/13 的時候， 以壓線之姿送出人生第一顆數位電路晶片，寫這篇序文用來記錄未來相關的發文。
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