IEEE1735 簡介
在上篇講 Silicon IP 的文 我們稍微提到過 IEEE1735 ，不過後來我發現 IEEE1735 的原理可以講得更深入一些，主要是多解釋一些 IEEE1735 會對 HDL 檔案造成的影響。
...ICdesign
數位電路設計系列 - 數位電路設計系列 - Signoff
故事是這樣子的，無論是數位、類比還是微波電路，在晶片的最後一步，都要進行所謂的 signoff 流程，進行最終的檢查看看設計有沒有問題等等。
...RC Extraction 設定
當你身處戰國時代，周遊列國就是必要技能
在先前的 design contraint 與 design compiler 時都有提過，在晶片中會檢查每條 path - 也就是每組 register 間的 Delay 都能符合 Timing Constraint，這項檢查是重中之重，如果 Timing Constraint 達不到，晶片就只能降規格執行。
...ECO cell 與 Spare Cell
這篇跟之前的 DFT 一樣，介紹一下 ECO 這個我還沒完全嘗試過的東西，我們在設計上要怎麼支援 ECO ，以及 Spare Cell 這個最常用在 Layout 上的 ECO 解決方案。
...1P3M 下要怎麼 layout
故事是這樣的，最近小弟在公司接了一個專案，使用的製程只有 3 層金屬，跟之前使用過的如 .18 有 5 層金屬、90 nm 有 9 層、40 nm 有 10 層（嚴格來說也只有九層）相差甚遠，也因此造成一堆 innovus layout 上的問題， 值得寫篇文好好記錄一下。
...數位電路：使用 IP
故事是這樣的，在龐大的硬體產業裡，沒有一家公司能獨立打造一顆晶片，即便是 Nvidia, AMD 這樣 Tier-1 的公司，也有許多的設計是來自授權的 IP（Intellectual Property）。
現代的晶片就像是堆 IP 積木一樣，每塊積木後面可能都是無數工程師的心血結晶，以及耗費鉅資驗證與最佳化的結果。
數位電路設計系列 - ScanChain 與他們的產地
在現代晶片設計中，隨著晶片功能越來越複雜、邏輯閘數量動輒上億，如何確保晶片在製造後能夠正確運作，成為一項極具挑戰性的課題。
經過 design compiler、INNOVUS 等 EDA 軟體的努力，設計的時序本身沒有錯誤，製程的變異也可能導致晶片出現缺陷。
因此，我們需要一套有效的方法，在晶片出廠前對內部進行全面測試，這就是 DFT（Design for Testability） 出場的時機了。
數位電路設計系列 - APR 前準備
上一篇我們看了 Design Compiler 的使用，把我們的電路合成為邏輯閘，下一步看是先送 LEC 或是做 post-synthesis simulation，再來就要進到重頭戲用 APR 來畫 Layout 了， 在 APR 之前，我們先用單獨一篇文來看看 APR 前要準備的東西。
...數位電路：用 VCS 模擬
故事是這樣子的，早年我寫 verilog 文章 的時候， 以及直到最近如果我要做簡單的模擬，都是用 iverilog 當例子，但卻有以下兩點致命傷：
- 效能不佳，近年改成編譯式後聽說有顯著加速，但我相信比起 verilator 和商用軟體還是慢上一截
- 不支援 systermverilog 與 VHDL，這年頭寫純 verilog 真的是太痛苦了， 用 systemverilog 實作只用 iverilog 則無法模擬
數位電路設計系列 - Design Compiler 在幹嘛
講完了 design constraint，這篇就要來介紹晶片下線時合成的龍頭老大 - Synopsys 的 Design Compiler 啦。
其實要寫這篇我是有點猶豫的啦，畢竟 Design Compiler 身為龍頭老大哪缺我這一篇介紹，
Cadence 也是有對應的下線工具 Genus，但就…我也只會 Design Compiler，如果 Cadence 願意贊助我上課的話我倒是願意幫忙寫一篇(欸。