書評 - 供應鏈戰爭

書名 供應鏈戰爭:砂、鹽、鐵、銅、鋰、石油的戰略價值
原書名 Material World: A Substantial Story of Our Past and Future
作者 Ed Conway
譯者 譚天
出版商 天下文化
出版日 2023-11-30
ISBN 9786263555136

首先我必須說,台灣書商都會下一些比較聳動的標題,就像這本供應鏈戰爭跟副標的戰略價值
事實上你看原文 Material World: A Substantial Story of Our Past and Future, 其實指的是內文作者發明的用詞 原料世界或者是物質世界,副標也只是人類的過去與未來的故事,壓根沒想到戰爭與戰略。

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數位電路設計系列 - ScanChain 與他們的產地

在現代晶片設計中,隨著晶片功能越來越複雜、邏輯閘數量動輒上億,如何確保晶片在製造後能夠正確運作,成為一項極具挑戰性的課題。 經過 design compiler、INNOVUS 等 EDA 軟體的努力,設計的時序本身沒有錯誤,製程的變異也可能導致晶片出現缺陷。
因此,我們需要一套有效的方法,在晶片出廠前對內部進行全面測試,這就是 DFT(Design for Testability) 出場的時機了。

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數位電路設計系列 - APR 前準備

上一篇我們看了 Design Compiler 的使用,把我們的電路合成為邏輯閘,下一步看是先送 LEC 或是做 post-synthesis simulation,再來就要進到重頭戲用 APR 來畫 Layout 了, 在 APR 之前,我們先用單獨一篇文來看看 APR 前要準備的東西。

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書評 - Staff工程師之路|獻給個人貢獻者成長與改變的導航指南

書名 Staff工程師之路|獻給個人貢獻者成長與改變的導航指南
原書名 The Staff Engineer’s Path
作者 Tanya Reilly
譯者 沈佩誼
出版商 歐萊禮
出版日 2024-01-23
ISBN 9786263246966
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使用 docker 在 ubuntu 上面執行 EDA 軟體

故事是這個樣子的,說到 Linux 作業系統,現下市佔率最高的當然是 Ubuntu 了,無論從體驗、安裝的難易度、 參考文件、社群支援、更新穩定性來看,ubuntu 都是 Linux 的首選。
但是如果你是做硬體的,上面這段話就不適用了,由於商用作業系統的支援,大多數的 EDA 軟體選擇的都是 RedHat 系列的, 包括 RedHat Enterprise Linux (RHEL) 或是開源版本的 CentOS。

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數位電路:用 VCS 模擬

故事是這樣子的,早年我寫 verilog 文章 的時候, 以及直到最近如果我要做簡單的模擬,都是用 iverilog 當例子,但卻有以下兩點致命傷:

  1. 效能不佳,近年改成編譯式後聽說有顯著加速,但我相信比起 verilator 和商用軟體還是慢上一截
  2. 不支援 systermverilog 與 VHDL,這年頭寫純 verilog 真的是太痛苦了, 用 systemverilog 實作只用 iverilog 則無法模擬
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遊戲心得:九日

ninesols

故事是這個樣子的,去年 Steam 的冬特,除了等待已久的 Factorio Space Age , 另外一口氣就把這幾年台灣比較有名的遊戲都買齊了,包括 九日 、廖添丁跟活俠傳。大概從一月下旬玩到三月上旬,一般模式總遊戲時間 48h22m 破關,這篇就來寫寫相關心得。

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 March 24, 2025 |    LifeRecord  |    Game  | 2239 字  |  YodaLee

書評 - 台灣創投攻略

書名 台灣創投攻略
作者 方頌仁 林桂光 陳泰谷 吳光俊
出版商 野人
出版日 2021-03-17
ISBN 9789863844815
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數位電路設計系列 - Design Compiler 在幹嘛

講完了 design constraint,這篇就要來介紹晶片下線時合成的龍頭老大 - Synopsys 的 Design Compiler 啦。
其實要寫這篇我是有點猶豫的啦,畢竟 Design Compiler 身為龍頭老大哪缺我這一篇介紹, Cadence 也是有對應的下線工具 Genus,但就…我也只會 Design Compiler,如果 Cadence 願意贊助我上課的話我倒是願意幫忙寫一篇(欸。

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接線接起來 - verilog 接線工具簡介

故事是這樣子的,在實作硬體的時候,verilog 大多是第一選擇(至少在亞洲區跟美洲區是這樣,VHDL那是另一個故事了), 而 verilog 作為古老的硬體設計語言,從各角度上來看都不足以稱為一款足夠現代的語言,整體的撰寫邏輯上仍然相當不抽象, 即便是細微的修改都可能導致大量的修正工作,即便透過 SystemVerilog 引入些許改進, 受限於開發工具(特別是開源相關的工具)與標準的匱乏,許多有用的功能仍然相當受限。

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