數位電路設計系列 - Design Constraint 是什麼

在寫完 verilog 之後會進到一個有點複雜不是很好懂的主題,也就是要討論電路的合成 synthesis 在幹嘛。
如果用軟體來比喻的話,合成做的事情就像軟體的 Compiler,軟體寫高階語言,透過 compiler 轉換成 Assembly 與機械碼。
硬體同樣是寫高階語言如 VHDL/Verilog(呃是的,他們算高階語言),透過 synthesis tool 轉換成 gate-level design。 除非你是研究 standard library 的,不然應該沒有多少人自己寫過加法器與乘法器吧?

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數位電路設計系列 - 晶片的物理架構

談到 APR 之前,我們先來說一下晶片內部的物理架構,pad、鎊線、memory、power ring、power strip 等, 讓大家對平常看到的晶片有個認識,後面實際操作軟體的寫文章才好寫。

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數位電路設計系列 - 下線流程概述

接續我們上一篇的前言 ,今天我們就先來看看整個下線流程概述, 這篇文的目標是讓大家對下線流程有一定的了解,後面的文章才好懂。
本來計劃是前言打完就趕快發這篇,但我想在 11 月下線的晶片回來,確定下線成功符合當初設計再來繼寫後面的文, 這樣底氣才夠講話才能大聲……沒錯一定是這樣,絕對不是我下班之後回家都在耍廢的關係。

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數位電路設計系列 - 前言

故事是這樣子的,在睽違多年之後,最近又回頭去摸了數位電路設計與 tapeout,一個我已經疏遠許久的領域,在 11/13 的時候, 以壓線之姿送出人生第一顆數位電路晶片,寫這篇序文用來記錄未來相關的發文。

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