用 verilator 輔助數位電路設計：C model 與 SystemC
用 verilator 的目的，就是要驗證 verilog 的實作是正確的，但我們又怎麼知道什麼是正確的呢？
就要準備好 C model 跟 SystemC 的實作了。
verilator
用 verilator 輔助數位電路設計：前言
有三個月沒有寫新文了，不過沒關係，這裡不像吉他英雄頻道一樣有人會催更新。
故事是這樣子的，最近小弟的生活出現天翻地覆的變化，在忙各種搬家啦什麼的，都沒時間好好寫 code，
一月月初跨年、月中在三年的閉關之後出發去日本待了 10 天，回來月底接著過第二個年，什麼我的一月怎麼不見了？？？
這系列的主題要講電路驗證工具 verilator，本來這篇的標題是 在 2022 年應該要如何開發數位電路， 一直拖就拖到 2023 年，然後說真的，verilator 在取代現有的商用工具上應該還是不夠給力， 各大晶片設計公司也應該都有自己一套開發的流程（沒有的公司是做不出像樣的晶片的）， 沒什麼稱做應該的理由，所以就改成現在這個標題了。
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