Verilator

這次開發 RSA 256 ，整體來說我覺得比 2010 年那時候順多了。
2010 年因為第一次接觸 verilog 和 FPGA，在兩個月內要衝出 RSA 256，自然也不會懂什麼 valid/ready， 現在回去看介面都是用 start 配 ready，相當於只有 i_valid 跟 o_valid，除此之外都是簡單暴力的狀態機， 放一下那時候報告畫的 state diagram 給大家笑一下，根本大雜燴什麼都攪在一起。

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上一回設定好 testbench 之後，終於可以來寫 verilog 了，這回就來看看我們怎麼用我們這套 Testbench， 搭配 verilog 的 pipeline 設計來實作 RSA256。

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準備好 C model 和 SystemC 之後，我們的主角 verilator 終於帥氣登場啦。

verilator 會做什麼呢？它的使用流程是這樣子的，它會先分析你寫的 verilog/system verilog 檔案， 然後把它轉成一個 C++ 的標頭檔與實作，裡面的 class 會模擬你寫的 verilog 的行為。
接著你寫另一個 C++ 程式，初始化 verilator 產生出來的 class，餵它 clock 和其他你想要測試的信號， 就能模擬 verilog module 在接收這些信號時的行為，詳細的使用方式，一樣請參考強者我同學 johnjohnlin 的 blog 。

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用 verilator 的目的，就是要驗證 verilog 的實作是正確的，但我們又怎麼知道什麼是正確的呢？
就要準備好 C model 跟 SystemC 的實作了。

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有三個月沒有寫新文了，不過沒關係，這裡不像吉他英雄頻道一樣有人會催更新。
故事是這樣子的，最近小弟的生活出現天翻地覆的變化，在忙各種搬家啦什麼的，都沒時間好好寫 code， 一月月初跨年、月中在三年的閉關之後出發去日本待了 10 天，回來月底接著過第二個年，什麼我的一月怎麼不見了？？？

這系列的主題要講電路驗證工具 verilator，本來這篇的標題是 在 2022 年應該要如何開發數位電路， 一直拖就拖到 2023 年，然後說真的，verilator 在取代現有的商用工具上應該還是不夠給力， 各大晶片設計公司也應該都有自己一套開發的流程（沒有的公司是做不出像樣的晶片的）， 沒什麼稱做應該的理由，所以就改成現在這個標題了。

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